連藍buff都不想給他了亞穩態

連藍buff都不想給他了 亞穩態在數字電路設計中出現的原因

? ? 現如今存在于市場中的數字電路設計都分為3個層次，主要包括完成功能上的層次，工作可靠性，以及可移植性，也正是因為如此啊，電路設計也成為了一個比較新興的行業，而在所有的數字電路設計中，也有一部分的電路設計存在亞穩態的狀態，那么數字電路設計中亞穩態的發生原因和解決辦法是哪些?

? ? 1.亞穩態發生的原因

? ? 在同步系統中，如果觸發器的setup time / hold time不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鐘沿之后比較長的一段時間處于不確定的狀態，在這段時間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數據輸入端D的值。這段之間成為決斷時間(resolution time)。經過resolution time之后Q端將穩定到0或1上，但是究竟是0還是1，這是隨機的，與輸入沒有必然的關系。

? ? 2.亞穩態的危害

? ? 由于輸出在穩定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩態除了導致邏輯誤判之外，輸出0～1之間的中間電壓值還會使下一級產生亞穩態(即導致亞穩態的傳播)。 邏輯誤判有可能通過電路的特殊設計減輕危害(如異步FIFO中Gray碼計數器的作用)，而亞穩態的傳播則擴大了故障面，難以處理。

? ? 3.亞穩態的解決辦法

? ? 只要系統中有異步元件，亞穩態就是無法避免的，因此設計的電路首先要減少亞穩態導致錯誤的發生，其次要使系統對產生的錯誤不敏感。前者要*同步來實現，而后者根據不同的設計應用有不同的處理辦法。用同步來減少亞穩態發生機會的典型電路如圖1所示。

? ? 左邊為異步輸入端，經過兩級觸發器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩態。其原理是即使第一個觸發器的輸出端存在亞穩態，經過一個CLK周期后，第二個觸發器D端的電平仍未穩定的概率非常小，因此第二個觸發器Q端基本不會產生亞穩態。

? ? 注意，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發器Q出現了亞穩態會有什么后果呢?后果的嚴重程度是有你的設計決定的，如果系統對產生的錯誤不敏感，那么系統可能正常工作，或者經過短暫的異常之后可以恢復正常工作，例如設計異步FIFO時使用格雷碼計數器當讀寫地址的指針就是處于這方面的考慮。如果數字電路設計上沒有考慮如何降低系統對亞穩態的敏感程度，那么一旦出現亞穩態，系統可能就崩潰了。

? ? 以上給大家介紹的，就是數字電路設計中要穩態的發生原因和解決辦法了，除此之外，數字電路設計也必須要求我們掌握好邏輯上的關系，只要掌握好了邏輯關系，電路設計一般不會出現安全性的問題，同時在具體實習的期間，我們還要注意防止電路受到其他外界電路的干擾。